009配资华为展示 eFlash 的替代方案，VLSI 2025亮点曝光

（原标题：华为展示 eFlash 的替代方案009配资，VLSI 2025亮点曝光）

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最新消息显示，第 45 届 VLSI 技术与电路研讨会将于 2025 年 6 月 8 日至 12 日在日本京都丽嘉皇家酒店举行。

按照VLSI官方所说，今年研讨会的主题是“培育超大规模集成电路花园：从创新种子到蓬勃发展”，旨在整合先进技术发展、创新电路设计及其所赋能的应用，共同推动全球社会向智能互联设备、基础设施和系统新时代转型，从而改变人类互动方式。

据“芯思想”总结道，VLSI 2025共录用常规论文251篇（包括1篇Late News论文），其中VLSI技术组录用常规论文104篇（包括1篇Late News论文，来自imec）；VLSI电路组录用常规论文141篇。另有邀请论文12篇，以及4篇全体报告。

当中，美国录用57篇，排名第一；韩国录用54篇，排名第二；中国大陆（包括内地、香港、澳门）共录用52篇，排名第三；中国台湾录用23篇，排名第四；日本录用20篇，排名第五；比利时录用15篇，排名第六；新加坡录用10篇，排名第七；荷兰录用9篇，排名第八；爱尔兰、瑞士、意大利各录用3篇，并列第九；德国、法国各录用1篇，并列第十二位。

值得一提的是，当中有一篇邀请论文来自华为，在论文中，华为展示了采用氧化铪锆 (HZO) 材料的高性能 1T1C 3D FeRAM 测试芯片。该测试芯片采用在 40nm CMOS 平台上形成的 7nm 厚 HZO 薄膜构成的沟槽结构铁电电容器 (FeCAP)。

下面，我们从CMOS技术开始，了解这次盛会的技术分享。

先进的CMOS技术

据介绍，在VLSI 2025中，英特尔将在一篇论文中详细介绍公司的 18A 平台技术。按他们所说，这个采用 RibbonFET (GAA) 和 Power Via 技术的工艺能助力实现高级高性能计算。

英特尔声称，与采用intel 3工艺技术制造的相同模块相比，其18A制造工艺在相同电压（1.1V）和复杂度下，性能提升25%，在相同频率和1.1V电压下，标准Arm核心子模块的功耗降低36%。在较低电压（0.75V）下，英特尔18A工艺性能提升18%，功耗降低38%。此外，与英特尔3工艺相比，18A工艺始终能够实现0.72倍的面积缩小。

外媒Tomshardware在报道中指出，标准单元布局对比凸显了英特尔 18A 在高性能 (HP) 和高密度 (HD) 库中较intel 3 实现的显著物理扩展。英特尔 18A 将 HP 库中的单元高度从 240CH 降低到 180CH，将 HD 库中的单元高度从 210CH 降低到 160CH，这意味着垂直尺寸减少了约 25%。这种更紧凑的单元架构可以提高晶体管密度，从而直接有助于提高面积效率。

来到先进封装方面，imec 演示了采用 250 纳米间距面对面混合键合和 120 纳米间距背面电介质通孔的高密度晶圆级连接。演示了通过超越浅沟槽隔离层，实现晶圆背面的极薄化。

台积电在本次大会上了也带来了CMOS缩放和新器件的工艺和材料的分享。

据台积电介绍，公司实现了具有单层 (1L) WSe2 沟道且等效栅氧化层厚度为 1.2 nm 的背栅 PMOS 器件，在 VDS 为 -1 V 时，导通电流达到 400 μA/μm，亚阈值摆幅为 72 mV/dec，导通/关断比为 7 个数量级，并且在增强模式下工作时几乎无滞后。这些结果使 1L WSe2 作为可扩展 p 沟道候选器件更具竞争力。

台积电在另一篇论文中则透露，公司能将栅极电介质作为独立旋钮（nindependent knob）进行界面工程设计，用于调节双晶体管增益单元存储器氧化物半导体场效应晶体管 (FET) 的阈值电压。通过利用氧化铟钨 (IWO) 场效应晶体管 (FET) 的界面偶极子工程设计，与标准 HfO2 场效应晶体管相比，阈值电压提高了 450-500mV，并在 85℃ 至低温范围内保持 ΔVt。

东京大学和奈良先端科学技术大学院大学则利用原子层沉积 (ALD) 工艺生长的晶体 InGaOx 材料。据介绍与传统的非晶态材料相比，显著提升了迁移率。他们还找到了迁移率和偏置应力可靠性的最佳成分比。此外，他们开发了环绕栅极纳米片晶体管与晶体 InGaOx 的集成工艺流程，并展示了常关操作和高偏置应力可靠性。这项研究成果将推动大规模集成电路 (LSI) 应用中氧化物半导体晶体管器件的微缩。

三星电子则在和佐治亚理工学院合作的研究中展示了掺钨氧化铟 (IWO) 沟道 MOSFET 的高导通电流和更高的稳定性。据介绍，采用 HfO2-ZrO2-HfO2 (HZH) 叠层栅极电介质，可将 EOT 尺寸缩小至 0.3 纳米，从而实现 244 μA/μm 的高导通电流。此外，HZH 栅极堆叠有效抑制了正负偏压不稳定性。所提出的采用 HZO 栅极堆叠的 IWO MOSFET 为利用 BEOL 工艺开发可靠的 3D 集成电路奠定了基础。

存储技术的研发方向

来到存储技术方面，首先亮相的是三星。据介绍，这家行业巨头详细介绍了286层第九代3D-NAND闪存。由于纵向和横向尺寸的大幅缩减，位密度相比上一代提升了50%。先进的ONO材料工程克服了极端缩减带来的可靠性问题，从而以最小的单元体积实现了高可靠性的3D-NAND。

来自中国的华为则展示了一个1T1C 3D HZO FeRAM。据介绍，该设备具有高保持性（>125℃）和高耐久性（>1E13），适用于嵌入式非易失性存储器应用。

据介绍，华为展示了采用氧化铪锆 (HZO) 材料的高性能 1T1C 3D FeRAM 测试芯片。该测试芯片采用在 40nm CMOS 平台上形成的 7nm 厚 HZO 薄膜构成的沟槽结构铁电电容器 (FeCAP)，实现了 10 年的数据保存时间，并在 125°C 下稳定运行。

此外，得益于 HZO 薄膜两侧均设置缺陷屏蔽层 (DSL：defect shielding layers) 的全新堆叠设计，该芯片有效抑制了铁电存储器中常见的疲劳、压印和收缩现象等问题。该存储器阵列容量为 32Mb，即使在 -5.2σ (0.1ppm) 下也能保持约 340mV 的存储窗口，并且在 10^11 次写入和 10^13 次读取以及 125°C 高温烘烤后仍能保持超过 200mV 的存储窗口。这些结果显著增强了其在嵌入式非易失性存储器 (eNVM) 应用中替代 eFlash 的潜力。

美光则展示了第二代微缩铁电NVDRAM。据介绍009配资，新一代解决方案具有更小的x和y方向间距（41纳米）、更薄的铁电堆栈（5纳米）以及更低的阵列工作电压（读写电压为1.4V）。全芯片阵列数据显示，在1E10次循环后，-4σ处的电压窗口大于250mV。据美光强调，这是目前性能如此高、密度最高的1T1C铁电技术。我们解决了多项材料和电气难题，以确保在减小尺寸的情况下保持性能。

作为全球最大的晶圆厂，台积电在存储领域也成功演示了BEOL存储器与先进逻辑的单片集成。据介绍，存储器阵列完全嵌入BEOL工艺中，并采用氧化物半导体通道选择器和低温工艺电容器。这项兼容先进逻辑的BEOL存储器技术提供了一种可定制、超低功耗、低延迟的缓存解决方案，其密度高于SRAM。

台积电的研究人员还展示了一款适用于移动应用的高密度 (HD) 6T SRAM，该器件采用 eXtended Dual Rail XDR 架构和两项关键技术。延迟写入写保护 (DeWL) 技术解决了单元与写入驱动器 (WDRV) 之间的争用问题，而 1-cycle 延迟低漏电模式 (1-CLM) 通过在无操作 (NOP) 期间关闭 BL 预充电器来降低功耗。3 纳米 FinFET 测试芯片实现了有功功耗降低 17%，待机漏电降低 10%。

图像传感器的追逐

在官方文稿中，还分享了包括图像传感器领域的不少分享。

首先，索尼会展示一款采用优化掺杂设计的背照式 10 微米间距 SPAD 深度传感器。据介绍，该传感器在 940 nm 波长下 PDE 为 42.5%。

索尼指出，该研究采用300 mm CMOS平台上的10 μm间距单光子雪崩二极管（SPAD）深度传感器，该传感器采用背照式（BI）结构。为了提高光子探测效率（PDE），优化了倍增区设计以提高盖革模式的触发概率，并引入了优化的掺杂设计以实现更高效的电荷收集。最终，在940 nm波长下实现了42.5%的世界最高PDE。

索尼半导体还展示了一个lidar解决方案，该方案通过流水线化直方图处理和数据输出，并通过提取芯片内部的距离信息来减少输出数据量，实现了每秒25M点的距离测量。这实现了120°/26°视场角、0.05°角分辨率和20 fps帧率的距离测量，这些性能是3级以上自动驾驶所需的LiDAR性能。此外，通过采用多相时钟的等效时间采样方法，在不增加数据量的情况下提高了测量精度。该传感器可在250米距离处检测高度为25厘米的物体，在300米距离处的最大距离精度为17厘米。

佳能推出了一款用于汽车应用的SPAD图像传感器。其新颖的加权光子计数技术实现了156 dB的动态范围，并具有LED闪烁抑制和无缝全局快门操作。此外，通过无读取噪声操作，可确保在0.1勒克斯以下的目标上进行图像捕获。

北京大学则展示了一款基于1T 22nm FDSOI像素的128x128图像传感器，该传感器利用掩埋氧化物下的深耗尽区进行光学传感。其主要特性包括：(1) 由于场效应晶体管（FET）的放大效应，实现了5x105 A/W的极高光敏度；(2) 光敏度可通过栅极/漏极电压进行调节，从而在1T结构中实现像素内计算能力；(3) 该芯片利用像素内处理能力和提出的曝光/采样/读出解耦流水线设计，可实现超过1000 fps的成像和特征提取速度。

更多技术展示

在生物医学设备、电路和系统方面，来自北京大学、南方医科大学和南方科技大学的团队将展示一种用于癫痫发作检测和预测的可重构神经网络加速器——PANDA。作者通过对神经网络进行时间划分，并利用统计信息改进数据流，提高了检测/预测运算的效率。该加速器对癫痫发作的灵敏度达到99%，假阳性率为0.43次/小时，效率为3.178 TOPS/W。

Imec 也报告了一种用于 3D 类器官接口的有源硅穿孔微电极阵列 (MEA：Micro-Electrode Array)，该阵列集成了 CMOS 电子元件，可实现低噪声、高分辨率记录、刺激和电化学阻抗谱 (EIS)。该 MEA 具有可扩展的 256 岛网格和多路复用操作，可实现低输入参考噪声（9.1±1.5 μVrms、300Hz~10kHz）和低功耗（每个岛 11.3 μW）。心肌细胞体外测试表明，该 MEA 可通过电压刺激实现精确记录、网络传播映射和细胞内记录。该穿孔 MEA 为推进器官芯片研究提供了无与伦比的功能性和可扩展性。

数据转换方面，东京大学提出了一款14位560 MS/s ADC，采用放大器开关分级架构。此外，还提出了一种带有时间锁存级的多阈值比较器，可实现单输入对16级判决。该器件采用28nm CMOS工艺制造，在奈奎斯特输入下实现了72.14 dB的信噪比(SNDR)，在560 MS/s下功耗为9.76 mW，从而实现了176.7 dB的Schreier FoM。

在用于 ML/DL 和新计算的设备和加速器的章节，韩国科学技术研究院 (KAIST) 的研究人员推出了首款统一神经视频处理器 NuVPU，它能够同时加速神经视频编解码器 (NVC) 的流媒体传输和后处理，性能高达 36.9 TOPS/W，比之前的设计性能提升高达 9.2 倍。NuVPU 利用选择性卷积模式神经引擎 (SCNE) 和渐进式神经网络时间转换单元 (PNTU)，自适应地切换计算域，将逻辑和内存开销降低高达 80%，吞吐量提升 3.35 倍。其采用频率感知压缩和自适应调度的新型内存架构，将外部内存访问量降低了 81.3%，从而能够在各种网络条件下稳定地传输 4K 视频。

在数字电路、硬件安全、信号完整性、Los方面，NVIDIA 研究人员展示了一种用于 2.5D 和 3D 堆叠芯片互连的自定时芯片间串行链路，该链路采用标准自适应数字时钟和电源供电。该链路在 3nm 工艺下实现了 8Gbps/pin 带宽，延迟仅为 1 个周期，能效为 77fJ/b，并在 0.7V 电压下实现了 44 Tbps/mm2 的传输速率。

密歇根大学提出了一种采用模拟浮点实现的256点FFT引擎。该方法利用电压和脉冲宽度以及4位数字指数对尾数值进行编码。该芯片采用22nm CMOS工艺实现，在1.53 GS/s的高吞吐量下，实现了0.71nJ/FFT的低能耗。

来到频率生成和时钟电路方面，都柏林大学学院提出了一种注入锁定时钟倍频器 (ILCM)，它具有宽频率调谐范围和低抖动。LC 串联双模正交环形振荡器与倍频器共同设计，以同时扩展频率调谐范围并降低毫米波频段的相位噪声。采用差分时间对准技术实现较大的环路带宽。该电路采用 28nm CMOS 工艺制造，核心面积为 0.037 mm2，输出频率范围为 24.5 至 45.23 GHz，在 39.5 GHz 时测得的 RMS 抖动为 32.83 fs。

在电源管理器件和电路方面，Sogang大学展示了一款基于电流镜的模拟辅助 (CBAA) 数字低压差稳压器 (DLDO)，该稳压器实现了快速瞬态响应和输出电压 (VO) 纹波优化。在 200 mA 负载电流下，其 VO 纹波小于 1 mV。该 CBAA DLDO 采用 28 nm CMOS 工艺制造，在低输入电压 DLDO 中展现出优异的品质因数 (FOM)，高达 0.087 fs。

来到处理器和 SoC方面，加州大学伯克利分校的研究人员报告了一款异构系统级芯片 (MAVERIC)，它拥有 4 个核心和 13 个 INT8/FP32 加速器单元，适用于机器学习和机器人应用。3D 重建机器人应用结合了深度估计 (DE) 和同步定位与地图构建 (SLAM) 等感知任务，这带来了计算需求、加速器集成和调度方面的挑战。MAVERIC 的运行频率高达 1 GHz，峰值能效达到 8 TOPS/W。它支持环路闭合，在端到端 DE 和 SLAM 模式下可提供 10 mJ/帧和 72 FPS 的帧率。

在无线和射频设备电路和系统方面，由东京科学研究所牵头的一项合作项目推出了一款用于移动设备的超紧凑型无线模块集成电路 (IC)，该集成电路设计用于预计将用于第六代移动通信系统 (6G) 的 150 GHz（D 波段）频率范围。该天线封装 (AiP) 集成了两个采用 65nm CMOS 技术制造的相控阵收发器集成电路。每条天线路径的功耗为发射时 150 mW，接收时 93 mW，实现了 56 Gb/s 的数据传输速率。

在有线和光纤收发器、光互连和处理器方面，英特尔研究人员展示了一款基于 DAC 的全集成 128 Gb/s 发射器 (TX)，专为长距离有线应用而设计，采用 18A CMOS 工艺，配备 RibbonFET、PowerVia 和背面供电网络。背面电源层也用于电感和时钟分配。该 TX 实现了 0.67 pJ/bit 的最佳能效（带 PLL 时为 0.75 pJ/bit），并且占位面积是业内最小，同时满足 PAM-4 标准的关键电气合规性规范。

在会议上，来自SK海力士、英伟达、联发科和ST的专家也会对产业的未来发展，分享他们的观点。

据了解，SK 海力士首席技术官、研发主管 Seon-Young Cha 会在“推动 DRAM 技术创新：迈向可持续的未来”的演讲中介绍说，自 2010 年代初推出 6F2埋栅方案以来，DRAM 技术一直在基于可不断微缩至 10nm 技术的平台不断发展。然而，在 10nm 之后，DRAM 技术的演进已到达一个转折点，使用现有的单元方案构建可扩展平台并满足 AI 时代的高性能需求已变得愈发困难。为了应对这一转折点，他将在演讲将回顾单元方案将如何演变以确保平台的可扩展性，并阐述 DRAM 技术如何通过创新在 AI 时代创造新的价值。

英伟达技术与代工管理副总裁 John Chen 主讲“创新 VLSI 以促进 AI 发展”。

他表示，人工智能建立在超大规模集成电路（VLSI）的基础上，这是令人惊叹的摩尔定律，但摩尔定律已经终结，但在人工智能时代，我们比以往任何时候都更需要VLSI。那么，下一步是什么？在John Chen看来，那是是创新，从材料、器件、模块到系统，全方位创新。

在这次演讲中，他将介绍VLSI在过去十年的发展，并重点介绍了当今最复杂的VLSI芯片。创新说起来容易做起来难。成功的标准和障碍是什么？培育创新需要什么样的领导力？演讲者的职业生涯经历了VLSI与人工智能之间的关系，它们之间的相似性、协同作用和强化作用加速了它们的蓬勃发展。随着人工智能取代了常规和复杂的任务，这引出了一个问题：年轻人应该做什么？在人工智能成为如此强大的工具的同时，领导者和工程师必须帮助提升人类的伦理道德。

联发科技公司高级副总裁 Kou-Hung Lawrence Loh则将发表题为《实现生成式人工智能：半导体设计技术的创新与挑战》的演讲。

如他所说，近年来，生成式人工智能深刻地改变了各个领域，从我们的日常生活到先进的科学探索，”Loh写道，“这种转变引发了京都VLSI技术与电路研讨会数据中心、基础设施和边缘设备对计算、连接/通信以及内存/数据存储的需求空前增长。这种增长催化了蓬勃发展的产业投资，涵盖了基于先进材料、封装和半导体工艺技术的一系列‘硬科技’，例如硬件加速器、有线和无线连接/通信以及从芯片到分立器件的异构集成，所有这些都得到了大量研发投资的支持，以迎接人工智能时代。

在本次演讲中，他将带领我们探索尖端技术的前沿，并应对在开发高性能计算和高速连接解决方案以实现严苛的能效方面所面临的挑战。此外，他还将谈到应对配电和其他工程复杂性带来的日益增长的需求。以及公司未来将重点强调创新和投资在确保未来几十年长期可持续发展方面的关键作用。”

意法半导体执行副总裁兼首席创新官 Alessandro Cremonesi 将做题为“边缘 AI 的演变：情境感知和生成智能”的演讲。

Cremonesi 写道：“我们正见证着从传统人工智能到云端生成式人工智能的快速转变，这推动了高性能计算领域的需求增长。然而，为了可持续地支持这一转变，边缘人工智能技术正在不断发展，包括微控制器中的硬件加速器 (NPU) 以及内存计算和神经形态计算等颠覆性技术。这些发展，加上优化的大型语言模型，为边缘产品带来了更高效的人工智能和生成式人工智能解决方案。

本次主题演讲中，Cremonesi将探讨情境感知在边缘设备人工智能中的变革潜力。先进的传感技术和生成式人工智能将彻底改变人与世界的互动，使人工智能能够根据本地化经验进行调整，并在设备之间无缝迁移。这些创新将推动技术的未来发展，使其更具认知性、生成性和交互性，最终带来更智能、更互联、更可持续的解决方案。”

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